Semiconductor W971GG6SB-25 SAMA5D2 IC de memoria de 1 Gbit DDR2 SDRAM / 2 Gbit LPDDR2

                                                                  W971GG6SB-25 Hoja de datos

Especificaciones

Componente compatible funcional

Detalles del producto

Descripción general

El W971GG6SB es una memoria DDR2 SDRAM de 1G bits, organizada como 8,388Este dispositivo logra velocidades de transferencia de alta velocidad de hasta 1066Mb/sec/pin (DDR2-1066) para varias aplicaciones.-25 años.Las piezas de grado -18 y 18I cumplen con la especificación DDR2-1066 (6-6-6) (el grado industrial de 18I que se garantiza que soporta -40 °C ≤ TCASE ≤ 95 °C).Las piezas de grado -25 y 25I cumplen con las especificaciones DDR2-800 (5-5-5) o DDR2-800 (6-6-6) (el grado industrial de 25I que está garantizado para soportar -40 °C ≤ TCASE ≤ 95 °C)Las piezas de grado -3 cumplen con la especificación DDR2-667 (5-5-5).
Todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente.Las entradas se bloquean en el punto transversal de los relojes diferenciales (CLK en aumento y CLK en disminución)Todas las entradas y salidas se sincronizan con un DQS de extremo único o con un par DQS-DQS diferencial de manera sincronizada con la fuente.

Características

● Fuente de alimentación: VDD, VDDQ = 1,8 V ± 0,1 V
● Arquitectura de doble velocidad de datos: dos transferencias de datos por ciclo de reloj
● Latencia CAS: 3, 4, 5, 6 y 7
● Duración del estallido: 4 y 8
● Se transmiten/reciben datos con estroboscópios bidireccionales de datos diferenciales (DQS y DQS)
● Alineación de borde con datos de lectura y alineación central con datos de escritura
● DLL alinea las transiciones DQ y DQS con el reloj
● Entradas del reloj diferencial (CLK y CLK)
● Máscaras de datos (DM) para escribir datos
● Los comandos introducidos en cada borde positivo CLK, datos y máscara de datos se refieren a
ambos bordes del DQS
● La latencia aditiva programable de CAS publicada soportada para hacer comandos y
eficiencia del bus de datos
● Lectura de latencia = latencia aditiva más latencia CAS (RL = AL + CL)
● Ajuste de impedancia fuera del chip-conductor (OCD) y terminación en marcha (ODT) para
mejor calidad de la señal
● Función de precarga automática para ráfagas de lectura y escritura
● Modos de actualización automática y autoactualización
● Desactivación de energía y apagado de energía activa
● Escribir una máscara de datos
● Escriba latencia = latencia de lectura - 1 (WL = RL - 1)
● Interfaz: SSTL_18
● Envasado en WBGA 84 Ball (8x12.5 mm2), con materiales libres de plomo y compatibles con RoHS

DispositivoDescripciones

Chip DRAM DDR2 SDRAM 1Gbit 64Mx16 1.8V 84 pin WBGA

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