Semiconduttore W971GG6SB-25 SAMA5D2 IC di memoria 1 Gbit DDR2 SDRAM / 2 Gbit LPDDR2

                                                                  W971GG6SB-25 Scheda dati

Specificità

Componente funzionale compatibile

Dettagli del prodotto

Descrizione generale

Il W971GG6SB è una 1G bit DDR2 SDRAM, organizzata come 8,388Questo dispositivo raggiunge velocità di trasferimento elevate fino a 1066Mb/sec/pin (DDR2-1066) per varie applicazioni.- 25, 25I e -3. Le parti di grado -18 e 18I sono conformi alle specifiche DDR2-1066 (6-6-6) (il grado industriale 18I che è garantito per supportare -40 °C ≤ TCASE ≤ 95 °C).Le parti di grado -25 e 25I sono conformi alle specifiche DDR2-800 (5-5-5) o DDR2-800 (6-6-6) (il grado industriale 25I che è garantito per supportare -40 °C ≤ TCASE ≤ 95 °C)Le parti di grado -3 sono conformi alle specifiche DDR2-667 (5-5-5).
Tutti gli ingressi di controllo e indirizzo sono sincronizzati con una coppia di orologi differenziali forniti esternamente.Gli ingressi sono bloccati al punto trasversale degli orologi differenziali (CLK in aumento e CLK in calo). Tutti gli I/O sono sincronizzati con un singolo DQS o una coppia differenziale DQS-DQS in modo sincrono con la sorgente.

Caratteristiche

● Fornitura di alimentazione: VDD, VDDQ = 1,8 V ± 0,1 V
● Architettura a doppia velocità di trasmissione: due trasferimenti di dati per ciclo di orologeria
● CAS latency: 3, 4, 5, 6 e 7
● Lunghezza di scoppio: 4 e 8
● Sono trasmessi/ricevuti con i dati stroboscopici bidirezionali e differenziali (DQS e DQS)
● allineato al bordo con i dati di lettura e allineato al centro con i dati di scrittura
● DLL allinea le transizioni DQ e DQS con il tempo
● Input dell' orologio differenziale (CLK e CLK)
● Maschere di dati (DM) per la scrittura dei dati
● I comandi inseriti su ogni bordo positivo CLK, dati e maschera di dati sono riferiti a
entrambi i bordi del DQS
● La latenza additiva programmabile del CAS è supportata per eseguire comandi e
efficienza del bus dati
● Lettura di latenza = latenza aggiuntiva più latenza CAS (RL = AL + CL)
● Regolazione dell'impedenza Off-Chip-Driver (OCD) e On-Die-Termination (ODT)
migliore qualità del segnale
● Auto-precarica per lettura e scrittura
● Modi di aggiornamento automatico e autoaggiornamento
● Disattivazione di corrente e disattivazione attiva
● Scrivere una maschera di dati
● Scrivere latenza = leggere latenza - 1 (WL = RL - 1)
● Interfaccia: SSTL_18
● Confezionato in WBGA 84 Ball (8x12,5 mm2), utilizzando materiali privi di piombo e conformi alla RoHS

DispositivoDescrizioni

Chip DRAM DDR2 SDRAM 1Gbit 64Mx16 1.8V 84 pin WBGA

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