A3P1000-FGG256M FPGA - arsenal de puerta programable del campo A3P1000-FGG256M

[Actel]

1 – ProASIC®3 familia de destello FPGAs con la ayuda suave opcional del BRAZO

Características y ventajas

Alta capacidad
• 15 k a 1 M System Gates
• Hasta 144 kbits de Dual-puerto verdadero SRAM
• Hasta 300 usuario I/Os
Tecnología de destello reprogramable
• 130 nanómetro, metal 7-Layer (cobre 6), Flash-basaron el Cmos
Proceso
• Viva en la ayuda del nivel 0 del ciclo inicial (LAPU)
• Solución monopastilla
• Conserva diseño programado cuando está accionado apagado
Alto rendimiento
• Funcionamiento de sistema de 350 megaciclos
• 3,3 V, 66 megaciclos de † 64-bit del PCI
Programación del En-sistema (ISP) y seguridad
• Asegure la ISP usando el En-microprocesador 128-Bit avanzado
Desciframiento del estándar de la encripción (AES) (excepto ARM®-
dispositivos permitidos ProASIC®3) vía JTAG (IEEE 1532-
obediente) †
• FlashLock® para asegurar el contenido de FPGA
Energía baja
• Voltaje de la base para la energía baja
• Ayuda para 1,5 sistemas de V-Only
• Interruptores de destello de baja impedancia
Jerarquía de encaminamiento de alto rendimiento
• Dividido en segmentos, hierarchical routing y estructura del reloj
Entrada-salida avanzada
• 700 Mbps RDA, I/Os LVDS-capaz (A3P250 y antedichos)
• 1,5 operación de V, del Mezclado-voltaje de 1,8 V, de 2,5 V, y de 3,3 V
• Voltajes-para arriba Banco-a elección de la entrada-salida a 4 bancos por microprocesador
• Estándares de terminación única de la entrada-salida: LVTTL, LVCMOS 3,3 V/
2,5 V/1,8 V/1,5 V, 3,3 † de V PCI/3,3 V PCI-X y
LVCMOS 2,5 entrada de V/5,0 V
• Estándares diferenciados de la entrada-salida: LVPECL, LVDS, BLVDS, y
M-LVDS (A3P250 y antedicho)
• La entrada-salida se registra en la entrada, salida, y permite las trayectorias
• Que ahorra ‡ Caliente-intercambiable y frío de I/Os
• † De la tarifa de ciénaga de la salida y fuerza programables de la impulsión
• Débil levante /-Down
• Prueba de la exploración del límite de IEEE 1149,1 (JTAG)
• Paquetes Pin-compatibles a través de la familia ProASIC3
Circuito de condicionamiento del reloj (CCC) y † de PLL
• Seis bloques del CCC, uno con un PLL integrado
• El defasaje configurable, se multiplica/divisoria, retraso
Capacidades y reacción externa
• Gama de frecuencia entrada ancha (1,5 megaciclos a 350 megaciclos)
† Integrado de la memoria
• 1 kbit de memoria permanente del usuario de FlashROM
• SRAMs y FIFOs con el Variable-Aspecto-ratio 4,608-Bit
† De las organizaciones (×1, ×2, ×4, ×9, y ×18) de RAM Blocks
• Dual-puerto verdadero SRAM (excepto ×18)
Ayuda del procesador del BRAZO en ProASIC3 FPGAs
• M1 y M7 ProASIC3 Devices-Cortex-M1 y
Procesador suave CoreMP7 disponible con o sin
Elimine errores