A3P1000-FGG256M FPGA - 필드프로그래머블 게이트 배열 A3P1000-FGG256M

[액텔]

1 - 선택적 부드러운 팔 받침과 ProASIC®3 순간 가족 FPGA

특징과 혜택

대용량
1 Ｍ 시스템 게이츠에 대한 오우 15 Ｋ
사실인 듀얼-포트 SRAM의 오우 최고 144까지 kbit
오우 최고 300까지 사용자 I/Os
재프로그램 가능한 플래쉬 기술
오우 130 nm, 7-레이어 금속 (6 구리), 플래시 기반 CMOS
절차
오우는 전원공급 (LAPU) 수준 0 지지에 삽니다
오우 단 칩 솔루션
오우는 프로그램화된 디자인을 보유하고 강화될 때 떨어지세요
고성능
오우 350 마하즈 시스템 성능
오우 3.3 Ｖ, 66 마하즈 64-비트 PCI†
인시스템 프로그래밍 (ISP)와 보안
진보적인 온칩 128-비트를 사용하는 오우 안전한 ISP
ARM® (을 제외하고 암호화 표준 (AES) 복호화-
JTAG 를 경유하는 가능한 ProASIC®3 장치) (IEEE 1532-
순응하는) †
안전한 FPGA 내용에 대한 오우 FlashLock®
저 소비 전력
저 소비 전력을 위한 오우 중심부 전압
오우는 1.5가지 V-유일한 시스템을 지원합니다
오우 로 임피던스 순간 스위치
고성능 루팅 계층구조
세그먼트화된 오우, 계층적 라우팅과 시계 구조
진보적 입출력
오우 700 MBP DDR, LVDS-캡러블 I/Os (A3P250과 위쪽에)
오우 1.5 Ｖ, 1.8 Ｖ, 2.5 Ｖ와 3.3 Ｖ 혼합 전압 작동
칩 당 4개 은행에 달하는 오우 뱅크-셀렉테이블 입출력 전압
오우 단일 단자 입출력 표준 : LVTTL, LVCMOS 3.3 Ｖ /
2.5 Ｖ / 1.8 Ｖ / 1.5 Ｖ, 3.3 Ｖ PCI / 3.3 Ｖ PCI-X†와
LVCMOS 2.5 Ｖ / 5.0 Ｖ 입력
오우 차이 입출력 표준 : LVPECL, LVDS, 대로 . 그리고
M-LVDS (A3P250과 위쪽에)
오우 입출력은 입력과 출력과 실행 경로에 등록합니다
긴급 교환한 오우와 추운 스페어링 I/Os‡
오우 프로그램가능 출력 다수 Rate†와 구동 세기
오우 약한 Pull-Up/-Down
오우 IEEE 1149.1 (JTAG) 경계 주사 테스트
ProASIC3 가족을 가로지르는 오우 핀 호환 패키지
시계 컨디셔닝 회로 (CCC)와 PLL†
오우 여섯 CCC 블록, 통합된 PLL과 1
오우 쉽게 잘 믿는 위상 편위, 곱하기 / 분할, 지연
역량과 외부 반결합
오우 넓은 입력 신호 주파수 범위 (350 마하즈에 대한 1.5 마하즈)
내장된 Memory†
플래시롬 사용자 비휘발성 메모리의 오우 1 kbit
바리러블-아스페트-라티오 4,608-비트와 오우 SRAMs와 피포스
램형 블럭 (×1, ×2, ×4, ×9, 및 ×18 단체) †
(×18을 제외하고) 오우 진실 듀얼-포트 SRAM
ProASIC3 프피가스의 무기 프로세서 지원
오우 M1과 M7 ProASIC3 Devices-Cortex-M1과
CoreMP7 소프트웨어 프로세서 이용 가능한 위드 또는 위드아웃
디버그