A3P1000-FGG256M FPGA - gate array programmabile A3P1000-FGG256M del campo

[Actel]

1 – ProASIC®3 famiglia istantanea FPGAs con il supporto molle facoltativo del BRACCIO

Caratteristiche e benefici

Capacità elevata
• 15 K - 1 m. System Gates
• Fino a 144 kbits di doppia porta vera SRAM
• Fino a 300 utente I/Os
Tecnologia istantanea riprogrammabile
• 130 nanometro, 7-Layer metallo (6 rame), a CMOS basato a flash
Processo
• Viva al supporto del Livello 0 di ciclo iniziale (LAPU)
• Soluzione monochip
• Conserva la progettazione programmata una volta spento
Rendimento elevato
• Prestazione di sistema da 350 megahertz
• 3,3 V, 66 megahertz di 64 bit di † del PCI
Programmazione del In-sistema (ISP) e sicurezza
• Fissi l'ISP facendo uso del 128 bit del Su chip avanzato
Decrittazione di norma di crittografia (AES) (eccetto ARM®-
dispositivi permessi a ProASIC®3) via JTAG (IEEE 1532-
compiacente) †
• FlashLock® per assicurare l'indice di FPGA
Potere basso
• Tensione del centro per potere basso
• Contributo a 1,5 sistemi solo v
• Commutatori istantanei di bassa impedenza
Gerarchia di guida ad alto rendimento
• Segmentato, hierarchical routing e struttura dell'orologio
Ingresso/uscita avanzato
• 700 Mbps RDT, I/Os LVDS-capace (A3P250 e di cui sopra)
• 1,5 operazione V di 3,3 e V di 2,5, V di Misto-tensione di 1,8, di V
• Tensioni-su Banca-selezionabili dell'ingresso/uscita a 4 banche per chip
• Norme asimmetriche dell'ingresso/uscita: LVTTL, LVCMOS 3,3 V/
2,5 V/1,8 V/1,5 V, 3,3 † di V PCI/3,3 V PCI-X e
LVCMOS 2,5 input di V/5,0 V
• Norme differenziali dell'ingresso/uscita: LVPECL, LVDS, BLVDS e
M-LVDS (A3P250 e di cui sopra)
• L'ingresso/uscita registra su input, uscita e permette ai percorsi
• ‡ Di risparmio Caldo-permutabile e freddo di I/Os
• † Di tasso di pantano dell'uscita e forza programmabili dell'azionamento
• Debole tiri su /-Down
• Prova di ricerca di frontiera di IEEE 1149,1 (JTAG)
• Pacchetti Pin-compatibili attraverso la famiglia ProASIC3
Circuito di condizionamento dell'orologio (ccc) e † di PLL
• Sei blocchetti del ccc, uno con un PLL integrato
• Lo sfasamento configurabile, si moltiplica/disaccordo, ritardo
Capacità e risposte esterne
• Ampia gamma di frequenza introdotta (1,5 megahertz - 350 megahertz)
† Incluso di memoria
• 1 kbit della memoria non volatile dell'utente di FlashROM
• SRAMs e FIFOs con il Variabile-Aspetto-rapporto 4,608-Bit
† Di organizzazioni (×1, ×2, ×4, ×9 e ×18) di RAM Blocks
• Doppia porta vera SRAM (eccetto ×18)
Supporto dell'unità di elaborazione del BRACCIO in ProASIC3 FPGAs
• M1 e M7 ProASIC3 Devices-Cortex-M1 e
Unità di elaborazione molle CoreMP7 disponibile con o senza
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