A3P1000-FGG256M FPGA - réseau prédiffusé programmable de champ A3P1000-FGG256M

[Actel]

1 – ProASIC®3 famille instantanée FPGAs avec l'appui mol facultatif de BRAS

Caractéristiques et avantages

Capacité élevée
• 15 k à 1 M System Gates
• Jusqu'à 144 kbits de véritable SRAM à double accès
• Jusqu'à 300 utilisateur I/Os
Technologie instantanée reprogrammable
• 130 nanomètre, métal 7-Layer (6 cuivre), CMOS basé sur éclair
Processus
• Vivez à l'appui du niveau 0 de la mise sous tension (LAPU)
• Solution d'un seul morceau
• Maintient la conception programmée une fois mis hors tension
Haute performance
• Performances système de 350 mégahertz
• 3,3 V, 66 mégahertz de † 64-bit de PCI
Programmation de Dans-système (ISP) et sécurité
• Fixez l'ISP utilisant la Sur-puce 128-Bit avancée
Décryptage de la norme de chiffrage (AES) (excepté ARM®-
dispositifs ProASIC®3 permis) par l'intermédiaire de JTAG (IEEE 1532-
conforme) †
• FlashLock® pour fixer le contenu de FPGA
Puissance faible
• Tension de noyau pour la puissance faible
• Soutien de 1,5 systèmes réservés aux v
• Commutateurs instantanés de Bas-impédance
Hiérarchie de acheminement performante
• Segmenté, hierarchical routing et structure d'horloge
Entrée-sortie avancée
• 700 Mbps RDA, I/Os LVDS-capable (A3P250 et ci-dessus)
• 1,5 opération de V, de Mélangé-tension de 1,8 V, de 2,5 V, et de 3,3 V
• Tensions- Banque-sélectionnables d'entrée-sortie vers 4 banques par puce
• Normes assymétriques d'entrée-sortie : LVTTL, LVCMOS 3,3 V/
2,5 V/1,8 V/1,5 V, 3,3 † de V PCI/3,3 V PCI-X et
LVCMOS 2,5 entrée de V/5,0 V
• Normes différentielles d'entrée-sortie : LVPECL, LVDS, BLVDS, et
M-LVDS (A3P250 et ci-dessus)
• L'entrée-sortie s'enregistre sur l'entrée, sortie, et permet des chemins
• ‡ Épargnant Chaud-permutable et froid d'I/Os
• † De taux de groupe de sortie et force programmables d'entraînement
• Pull-Up/-Down faible
• Essai de balayage de frontière d'IEEE 1149,1 (JTAG)
• Paquets Pin-compatibles à travers la famille ProASIC3
Circuit de traitement d'horloge (ccc) et † de PLL
• Six blocs de ccc, un avec un PLL intégré
• Déphasage configurable, de multiplication/division, retard
Capacités et retour externe
• Grande plage de fréquence d'entrée (1,5 mégahertz à 350 mégahertz)
† Inclus de mémoire
• 1 kbit de mémoire non volatile d'utilisateur de FlashROM
• SRAMs et FIFOs avec le Variable-Aspect-rapport 4,608-Bit
† D'organismes (×1, ×2, ×4, ×9, et ×18) de RAM Blocks
• Véritable SRAM à double accès (excepté ×18)
Appui de processeur de BRAS dans ProASIC3 FPGAs
• M1 et M7 ProASIC3 Devices-Cortex-M1 et
Processeur CoreMP7 mou disponible avec ou sans
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