Microcontrolador del BRAZO LPC1752FBD80 - MARCA ESTÁNDAR de MCU LPC1752FBD80 LQFP80 * BANDEJA SECA

 

Descripción general

Los LPC1759/58/56/54/52/51 son el BRAZO Cortex-M3 basaron los microcontroladores para los usos integrados que ofrecen un nivel de la integración y del bajo consumo de energía. El BRAZO Cortex-M3 es una base de la siguiente generación que ofrece aumentos de sistema tales como aumentado elimina errores de características y de alto nivel de la integración del bloque de la ayuda.
Los LPC1758/56/57/54/52/51 actúan en las frecuencias de la CPU de hasta 100 megaciclos. El LPC1759 actúa en las frecuencias de la CPU de hasta 120 megaciclos. La CPU del BRAZO Cortex-M3 incorpora una tubería de 3 etapas y utiliza una arquitectura de Harvard con ómnibus locales separados de la instrucción y de datos así como un tercer autobús para los periférico. La CPU del BRAZO Cortex-M3 también incluye una unidad interna del prefetch que apoye la ramificación especulativa.
El complemento periférico del LPC1759/58/56/54/52/51 incluye el kB hasta 512 de memoria Flash, kB hasta 64 de memoria de los datos, interfaz de Ethernet MAC, del dispositivo USB/Host/OTG, controlador dma de fines generales de 8 canales, 4 UARTs, 2 canales de la PODER, 2 reguladores del SSP, el interfaz de SPI, 2 interfaces de I2C-bus, la entrada 2 más 2 interfaz de la salida I2S-bus, 6 el pedazo el pedazo ADC del canal 12, 10 DAC, el control de motor PWM, el interfaz del codificador de la cuadratura, 4 contadores de tiempo de fines generales, los fines generales PWM de la salida 6, el reloj de tiempo real ultrabajo del poder (RTC) con la fuente de batería separada, y hasta 52 pernos de fines generales de la entrada-salida.

 

 

Características

■Procesador del BRAZO Cortex-M3, corriendo en las frecuencias de hasta 100 megaciclos (LPC1758/56/57/54/52/51) o de hasta 120 megaciclos (LPC1759). Una unidad de la protección de memoria (MPU) que apoya ocho regiones se incluye.
■El accesorio del BRAZO Cortex-M3 jerarquizó el regulador de interrupción Vectored (NVIC).
■Memoria programada del flash del en-microprocesador de hasta 512 kB. El acelerador aumentado de memoria Flash permite la operación de alta velocidad de 120 megaciclos con los estados de espera cero.
■Programación del En-sistema (ISP) y En-uso que programa (IAP) vía software del cargador de arranque del en-microprocesador.
■el En-microprocesador SRAM incluye:
* kB hasta 32 de SRAM en la CPU con el ómnibus del código local/de datos para el acceso de alto rendimiento de la CPU.
* bloques de dos/un 16 SRAM del kB con los caminos de acceso separados para una producción más alta.
Estos bloques de SRAM se pueden utilizar para la memoria de Ethernet (LPC1758 único), del USB, y del acceso directo de memoria, así como para la instrucción de la CPU y el almacenamiento de datos de fines generales.
■Controlador dma de fines generales de ocho canales (GPDMA) en la matriz de múltiples capas de AHB que se puede utilizar con el SSP, I2S-bus, UART, los periférico del convertidor de analógico a digital y de digital a analógico, señales del partido del contador de tiempo, y para las transferencias de la memoria-a-memoria.
■La interconexión de múltiples capas de la matriz de AHB proporciona un autobús separado para cada amo de AHB.
Los amos de AHB incluyen la CPU, el controlador dma de fines generales, Ethernet MAC (LPC1758 único), y la interfaz USB. Esta interconexión proporciona la comunicación sin retrasos del arbitraje.
■El autobús partido de APB permite la alta producción con pocas paradas entre la CPU y el acceso directo de memoria.
■Interfaces en serie:
* en el LPC1758 solamente, Ethernet MAC con el interfaz de RMII y controlador dma dedicado.
* regulador del dispositivo/Host/OTG de la lleno-velocidad del USB 2,0 con el controlador dma dedicado y en-microprocesador PHY para el dispositivo, el anfitrión, y las funciones de OTG. Los LPC1752/51 incluyen un regulador de dispositivo USB solamente.
* cuatro UARTs con la generación fraccionaria de la velocidad, la ayuda interna del primero en entrar, primero en salir, y del acceso directo de memoria. Un UART tiene del control del módem ayuda entrada-salida y RS-485/EIA-485, y un UART tiene ayuda de IrDA.
* PUEDE el regulador 2.0B con (LPC1754/52/51) los canales dos (LPC1759/58/56) o uno.
* regulador de SPI con síncrono, serial, lleno - comunicación a dos caras y longitud de datos programable.
* dos reguladores del SSP con capacidades del primero en entrar, primero en salir y del multi-protocolo. Los interfaces del SSP se pueden utilizar con el regulador de GPDMA.
* dos interfaces de I2C-bus que apoyan modo rápido con un índice de datos de 400 kbit/s con modo con varias direcciones del reconocimiento y de monitor.
* en el LPC1759/58/56 solamente, interfaz de I2S (sonido de Inter-IC) para la entrada audio digital o salida, con control de tarifa fraccionario. El interfaz de I2S-bus se puede utilizar con el GPDMA. El interfaz de I2S-bus apoya 3 alambres y 4 datos del alambre para transmitir y recibir así como entrada-salida del reloj de amo.
■Otros periférico:
* 52 pernos de la entrada-salida de los fines generales (GPIO) con configurable levantan/abajo de los resistores. Toda la ayuda de GPIOs un nuevo, configurable modo de funcionamiento del abierto-dren. El bloque de GPIO está alcanzado a través del autobús de múltiples capas de AHB para de rápido acceso y situado en memoria tales que apoye las bandas y uso del pedazo Cortex-M3 por el controlador dma de fines generales.
* convertidor de analógico a digital de 12 pedazos (ADC) con la entrada que multiplexa entre seis pernos, índices de conversión hasta 200 kilociclos, y registros múltiples del resultado. 12 el pedazo ADC se puede utilizar con el regulador de GPDMA.
* en el LPC1759/58/56/54 solamente, el convertidor de digital a analógico de 10 pedazos (DAC) con el contador de tiempo dedicado de la conversión y la ayuda del acceso directo de memoria.
* cuatro contadores de tiempo/contadores de fines generales, con un total de entradas y diez de tres capturas comparan salidas. Cada bloque de contador de tiempo tiene una entrada externa de la cuenta. Los acontecimientos específicos del contador de tiempo se pueden seleccionar para generar peticiones del acceso directo de memoria.
* un control de motor PWM con la ayuda para el control de motor trifásico.
* interfaz del codificador de la cuadratura que puede supervisar un codificador externo de la cuadratura.
* un bloque del estándar PWM/timer con la entrada externa de la cuenta.
* reloj en tiempo real (RTC) con un ámbito separado del poder y un oscilador dedicado del RTC. El bloque del RTC incluye 20 bytes de registros de reserva con pilas.
* reloj de vigilancia (WDT). El WDT se puede registrar del oscilador interno de RC, del oscilador del RTC, o del reloj de APB.
* contador de tiempo de la señal del sistema del BRAZO Cortex-M3, incluyendo una opción externa de la entrada de reloj.
* repetidor interrumpa el contador de tiempo (RIT) proporciona programable y la repetición de interrupciones sincronizadas.
* cada periférico tiene su propio divisor del reloj para ahorros más futuros del poder.
■La prueba estándar de JTAG/elimina errores del interfaz para la compatibilidad con las herramientas existentes. El alambre serial elimina errores y las opciones seriales de Trace Port del alambre.
■El módulo del rastro de la emulación permite el trazo en tiempo real no-intruso, de alta velocidad de la ejecución de la instrucción.
■La UGP integrada (unidad de gestión del poder) ajusta automáticamente reguladores internos para minimizar el consumo de energía durante sueño, sueño profundo, poder-abajo, y modos profundos del poder-abajo.
■Cuatro modos reducidos del poder: Sueño, Profundo-sueño, poder-abajo, y poder-abajo profundo.
■Sola fuente de alimentación de 3,3 V (2,4 V a 3,6 V).
■Una entrada de la interrupción externa configurable como el borde/nivel sensibles. Todos los pernos en 0 portuario y 2 portuarios se pueden utilizar como fuentes sensibles de la interrupción del borde.
■Entrada no--maskable de la interrupción (NMI).
■El regulador de interrupción de la atención (WIC) permite que la CPU despierte automáticamente de cualquier interrupción de prioridad que pueda ocurrir mientras que los relojes se paran en sueño profundo, poder-abajo, y modos profundos del poder-abajo.
■Procesador para despertar de modo del poder-abajo vía cualquier interrupción capaz de actuar durante modo del poder-abajo (incluye interrupciones externas, la interrupción del RTC, la actividad del USB, la interrupción para despertar de Ethernet (LPC1758 único), actividad del autobús de la PODER, la 0/2 interrupción portuaria del perno, y NMI).
■El apagón detecta con el umbral separado para la interrupción y el reset forzado.
■Poder-en el reset (POR).
■Oscilador cristalino con un rango de operación de 1 megaciclo a 25 megaciclos.
■4 el oscilador interno del megaciclo RC arregló hasta el 1% la exactitud que se puede utilizar opcionalmente como reloj de sistema.
■PLL permite la operación de la CPU hasta la tarifa máxima de la CPU sin la necesidad de un cristal de alta frecuencia. Mayo se funcione con del oscilador principal, del oscilador interno de RC, o del oscilador del RTC.
■USB PLL para la flexibilidad añadida.
■El código leyó la protección (CRP) con diversos niveles de seguridad.
■Número de serie único del dispositivo con fines de identificación.
■Disponible como 80 paquete del perno LQFP (12 milímetros de × 12 milímetros de × 1,4 milímetros).