Microcontrôleur du BRAS LPC1752FBD80 - INSCRIPTION STANDARD de MCU LPC1752FBD80 LQFP80 * PLATEAU SEC

 

Description générale

Les LPC1759/58/56/54/52/51 sont le BRAS Cortex-M3 ont basé des microcontrôleurs pour des applications incluses comportant un haut niveau de l'intégration et de la consommation de puissance faible. Le BRAS Cortex-M3 est un noyau de prochaine génération qui offre des améliorations de système telles qu'augmenté corrigent des caractéristiques et un de plus haut niveau de l'intégration de bloc de soutien.
Les LPC1758/56/57/54/52/51 fonctionnent aux fréquences d'unité centrale de traitement de jusqu'à 100 mégahertz. Le LPC1759 fonctionne aux fréquences d'unité centrale de traitement de jusqu'à 120 mégahertz. L'unité centrale de traitement du BRAS Cortex-M3 incorpore une canalisation de 3 étapes et emploie une architecture de Harvard avec des bus locaux distincts d'instruction et de données aussi bien qu'un troisième autobus pour des périphériques. L'unité centrale de traitement du BRAS Cortex-M3 inclut également une unité interne de prefetch qui soutient l'embranchement spéculatif.
Le complément périphérique du LPC1759/58/56/54/52/51 inclut le kB jusqu'à 512 le kB de la mémoire instantanée, jusqu'à 64 de la mémoire de données, l'interface du dispositif de MAC d'Ethernet, d'USB/Host/OTG, le contrôleur DMA d'usage universel de 8 canaux, 4 UARTs, 2 canaux de BOÎTE, 2 contrôleurs de SSP, l'interface de SPI, 2 interfaces d'I2C-bus, l'entrée 2 plus 2 l'interface de la sortie I2S-bus, 6 le bit le bit CDA de canal 12, 10 DAC, le contrôle de moteur PWM, l'interface d'encodeur de quadrature, 4 minuteries d'usage universel, l'usage universel PWM de 6 sorties, l'horloge temps réel très réduite de puissance (RTC) avec l'offre de batterie distincte, et jusqu'à 52 bornes d'usage universel d'entrée-sortie.

 

 

Caractéristiques

■Processeur du BRAS Cortex-M3, fonctionnant aux fréquences de jusqu'à 100 mégahertz (LPC1758/56/57/54/52/51) ou de jusqu'à 120 mégahertz (LPC1759). Une unité de protection de la mémoire (MPU) soutenant huit régions est incluse.
■L'élément du BRAS Cortex-M3 a niché le contrôleur d'interruption dirigée (NVIC).
■Mémoire de programmation d'instantané de sur-puce de jusqu'à 512 kB. L'accélérateur augmenté de mémoire instantanée permet l'opération ultra-rapide de 120 mégahertz avec des états d'attente zéro.
■Programmation de Dans-système (ISP) et Dans-application programmant (IAP) par l'intermédiaire du logiciel de chargeur-amorce de sur-puce.
■la Sur-puce SRAM inclut :
* kB jusqu'à 32 de SRAM sur l'unité centrale de traitement avec le bus de code local/données pour l'accès performant d'unité centrale de traitement.
* blocs de deux/un 16 SRAM de kB avec les voies d'accès distinctes pour une sortie plus élevée.
Ces blocs de SRAM peuvent être employés pour la mémoire de l'Ethernet (LPC1758 seul), de l'USB, et du DMA, aussi bien que pour l'instruction d'usage universel et le stockage de données d'unité centrale de traitement.
■Contrôleur DMA d'usage universel de huit canaux (GPDMA) sur la matrice multicouche d'AHB qui peut être employée avec le SSP, I2S-bus, UART, les périphériques de convertisseur analogique-numérique et numérique-analogique, signaux de match de minuterie, et pour des transferts de mémoire-à-mémoire.
■L'interconnexion multicouche de matrice d'AHB fournit un autobus distinct pour chaque maître d'AHB.
Les maîtres d'AHB incluent l'unité centrale de traitement, le contrôleur DMA d'usage universel, le MAC d'Ethernet (LPC1758 seul), et l'interface d'USB. Cette interconnexion fournit la communication sans des retards d'arbitrage.
■L'autobus dédoublé d'APB permet la sortie élevée avec peu de stalles entre l'unité centrale de traitement et le DMA.
■Interfaces série :
* sur le LPC1758 seulement, le MAC d'Ethernet avec l'interface de RMII et le contrôleur DMA consacré.
* contrôleur à toute vitesse du dispositif d'USB 2,0/Host/OTG avec le contrôleur DMA consacré et sur-puce PHY pour le dispositif, le centre serveur, et les fonctions d'OTG. Les LPC1752/51 incluent un contrôleur de périphérique d'USB seulement.
* quatre UARTs avec la génération partielle de vitesse baud, l'appui interne de fifo, et de DMA. Un UART a de contrôle de modem l'appui entrée-sortie et RS-485/EIA-485, et un UART a l'appui d'IrDA.
* PEUT le contrôleur 2.0B avec (LPC1754/52/51) les canaux deux (LPC1759/58/56) ou un.
* contrôleur de SPI avec la communication synchrone, périodique, duplex et la longueur de données programmable.
* deux contrôleurs de SSP avec le fifo et les capacités multiprotocole. Les interfaces de SSP peuvent être employées avec le contrôleur de GPDMA.
* deux interfaces d'I2C-bus soutenant le mode rapide avec un débit de 400 Kbits/s avec le mode à plusieurs adresses de reconnaissance et de moniteur.
* sur le LPC1759/58/56 seulement, interface d'I2S (bruit d'Inter-IC) pour l'entrée audio numérique ou sortie, avec le contrôle de taux partiel. L'interface d'I2S-bus peut être employée avec le GPDMA. L'interface d'I2S-bus soutient à 3 fils et 4 données de fil pour transmettre et recevoir aussi bien qu'entrée-sortie d'horloge de maître.
■D'autres périphériques :
* 52 bornes de l'entrée-sortie d'usage universel (GPIO) avec cabreur configurable/en bas des résistances. Tout l'appui de GPIOs un nouveau, configurable mode opérationnel d'ouvert-drain. Le bloc de GPIO est accédé par l'autobus multicouche d'AHB pour à accès rapide et situé dans la mémoire tels qu'elle soutient la bande et l'utilisation du peu Cortex-M3 par le contrôleur DMA d'usage universel.
* convertisseur analogique-numérique de 12 bits (CDA) avec l'entrée multiplexant parmi six bornes, taux de conversion jusqu'à 200 kilohertz, et registres multiples de résultat. 12 le bit CDA peut être employé avec le contrôleur de GPDMA.
* sur le LPC1759/58/56/54 seulement, le convertisseur numérique-analogique de 10 bits (DAC) avec la minuterie consacrée de conversion et l'appui de DMA.
* quatre minuteries/compteurs d'usage universel, avec un total d'entrées et dix de trois captures comparent des sorties. Chaque bloc de minuterie a une entrée externe de compte. Des événements spécifiques de chronométreur peuvent être choisis pour produire des demandes de DMA.
* un contrôle de moteur PWM avec le soutien du contrôle de moteur triphasé.
* interface d'encodeur de quadrature qui peut surveiller un encodeur externe de quadrature.
* un bloc de la norme PWM/timer avec l'entrée externe de compte.
* horloge temps réel (RTC) avec un domaine distinct de puissance et un oscillateur consacré de RTC. Le bloc de RTC inclut 20 octets de registres de secours à piles.
* horloge de surveillance (WDT). Le WDT peut être synchronisé de l'oscillateur interne de RC, de l'oscillateur de RTC, ou de l'horloge d'APB.
* minuterie de coutil de système du BRAS Cortex-M3, y compris une option externe d'entrée d'horloge.
* répétitif interrompez la minuterie (RIT) fournit programmable et répéter des interruptions synchronisées.
* chaque périphérique a son propre diviseur d'horloge pour davantage d'épargne de puissance.
■L'essai standard de JTAG/corrigent l'interface pour la compatibilité avec les outils existants. Le fil périodique corrigent et des options périodiques de Trace Port de fil.
■Le module de trace d'émulation permet le traçage en temps réel non-intrusif et ultra-rapide de l'exécution d'instruction.
■L'UGP intégrée (unité de gestion de puissance) ajuste automatiquement les régulateurs internes pour réduire au minimum la puissance pendant le sommeil, le sommeil profond, la puissance-vers le bas, et les modes profonds de puissance-vers le bas.
■Quatre modes réduits de puissance : Sommeil, sommeil profond, puissance-vers le bas, et puissance-vers le bas profonde.
■Alimentation d'énergie simple de 3,3 V (2,4 V à 3,6 V).
■Une entrée d'interruption externe configurable comme bord/niveau sensibles. Toutes les goupilles sur 0 gauche et 2 gauches peuvent être employés en tant que sources sensibles d'interruption de bord.
■Entrée de l'interruption non masquable (NMI).
■Le contrôleur d'interruption de commande (WIC) permet à l'unité centrale de traitement de se réveiller automatiquement de tout à coupure par priorité qui peut se produire tandis que les horloges sont arrêtées dans le sommeil profond, la puissance-vers le bas, et les modes profonds de puissance-vers le bas.
■Le processeur se réveillent du mode de puissance-vers le bas par l'intermédiaire de n'importe quelle interruption capable utiliser pendant le mode de puissance-vers le bas (inclut des interruptions externes, interruption de RTC, activité d'USB, Ethernet réveillent l'activité de l'interruption (LPC1758 seul), de l'autobus de BOÎTE, la 0/2 interruption gauche de goupille, et le NMI).
■L'arrêt partiel détectent avec le seuil distinct pour l'interruption et la remise obligatoire.
■Puissance-sur la remise (POR).
■Oscillateur à cristal avec une plage de fonctionnement de 1 mégahertz à 25 mégahertz.
■4 l'oscillateur interne de mégahertz RC a équilibré à 1 % l'exactitude qui peut sur option être employée comme horloge système.
■PLL permet l'opération d'unité centrale de traitement jusqu'au taux maximum d'unité centrale de traitement sans besoin de cristal à haute fréquence. Mai soit couru de l'oscillateur principal, de l'oscillateur interne de RC, ou de l'oscillateur de RTC.
■USB PLL pour la flexibilité supplémentaire.
■Le code a lu la protection (CRP) avec différents niveaux de sécurité.
■Numéro de série unique de dispositif à des fins d'identification.
■Disponible en tant que 80 paquet de la goupille LQFP (12 millimètres de × 12 millimètres de × 1,4 millimètres).