LPC1752FBD80腕のマイクロ制御回路- MCU LPC1752FBD80 LQFP80の標準的な印*乾燥した皿

 

概説

LPC1759/58/56/54/52/51は腕皮質M3基づかせていた統合および低い電力の消費のhigh-levelを特色にする埋め込まれた適用のためのマイクロ制御回路をである。腕皮質M3は高められるのようなシステム強化をデバッグするサポート ブロックの統合の特徴そして高レベルを提供する次世代の中心である。
LPC1758/56/57/54/52/51は100つまでのMHzのCPUの頻度で作動する。LPC1759は120までのMHzのCPUの頻度で作動する。腕皮質M3 CPUは3段階のパイプラインを織込み、ペリフェラルのために別のローカル指示およびデータ・バス、また第3バスとのハーバード建築を使用する。腕皮質M3 CPUはまた推測的なブランチ命令を支える内部先取りの単位を含んでいる。
LPC1759/58/56/54/52/51の周辺補足物はデータ記憶のフラッシュ・メモリの512までkbを、64までkb、2出力I2Sバス インターフェイスとイーサネットMAC、USB装置/Host/OTGインターフェイス、8チャンネルの一般目的のDMAコントローラー、4つのUARTs、2つの缶チャネル、2つのSSPのコントローラー、SPIインターフェイス、2つのI2Cバス インターフェイス、2入力、6つのチャネル12ビットADC、10ビットDAC、運動制御PWM、求積法のエンコーダー インターフェイス、4つの一般目的のタイマー、6出力一般目的PWM、別々のバッテリーの供給が付いている超低い力の実時間時計（RTC）、および52までの一般目的入力/出力ピン含んでいる。

 

 

特徴

■100つまでのMHz （LPC1758/56/57/54/52/51）のまたは120までのMHz （LPC1759）の頻度で動く腕皮質M3プロセッサ。8つの地域を支える記憶保護の単位（MPU）は含まれている。
■腕皮質M3の組み込みは方向を変えられた割り込みコントローラ（NVIC）に入り込んだ。
■512 kbまでオン破片のフラッシュのプログラミングの記憶。高められたフラッシュ・メモリの加速装置はゼロ待ち状態との高速120のMHz操作を可能にする。
■内部システム（ISP）オン破片のブート・ローダ ソフトウェアによって（IAP）プログラムするプログラミングおよび内部適用。
■オン破片SRAMは下記のものを含んでいる:
*高性能CPUのアクセスのための局所コード/データ・バスが付いているCPUのSRAMの32までkb。
* 2/1より高い効率のための別のアクセス パスが付いている16のkb SRAMのブロック。
これらのSRAMのブロックはイーサネット（唯一のLPC1758）、USBおよびDMAの記憶に、また一般目的CPUの指示およびデータ記憶のために使用するかもしれない。
■8つのチャネルのSSP、I2Sバス、UART、アナログ-デジタルおよびデジタル アナログ変換器 ペリフェラルのタイマーのマッチ信号によって、そして記憶に記憶移動のために使用することができるAHBの多層マトリックスの一般目的のDMAコントローラー（GPDMA）。
■多層AHBのマトリックスの結合は各AHBのマスターに別のバスを提供する。
AHBのマスターはCPU、一般目的のDMAコントローラー、イーサネットMAC （唯一のLPC1758）、およびUSBインターフェイスを含んでいる。この結合は調停の遅れ無しでコミュニケーションを提供する。
■裂かれたAPBバスはCPUとDMA間の少数の停止との高い効率を可能にする。
■シリアル・インタフェース:
* LPC1758 RMIIインターフェイスが付いている、イーサネットMACおよび熱心なDMAコントローラーだけで…。
* USB 2.0熱心なDMAコントローラーが付いている全速力装置/Host/OTGコントローラーおよび装置、ホストおよびOTG機能のためのオン破片PHY。LPC1752/51はUSBのデバイス コントローラだけを含んでいる。
*僅かのボード・レートの生成、内部先入れ先出し法およびDMAサポートが付いている4つのUARTs。1つのUARTに変復調装置制御入力/出力およびRS-485/EIA-485サポートがあり、1 UARTにIrDAサポートがある。
* 2 （LPC1759/58/56）または1 （LPC1754/52/51）チャネルが付いている2.0Bコントローラーはできる。
*同期、連続の、双方向通信コミュニケーションおよびプログラム可能なデータ長のSPIのコントローラー。
*先入れ先出し法および多重プロトコルの機能の2つのSSPのコントローラー。SSPインターフェイスはGPDMAのコントローラーと使用することができる。
* 2 I2Cバスは複数アドレス認識およびモニタ モードの400のkbit/sのデータ転送速度と支持の速いモードをインターフェイスさせる。
* LPC1759/58/56だけで…、I2S （相互IC音）インターフェイスまたは僅かの速度制御を用いる出力デジタル可聴周波入力のための。I2Sバス インターフェイスはGPDMAと使用することができる。I2Sバス インターフェイスは送信するために3-wireを4ワイヤー データ受け取るために支え、また主刻時機構入出力。
■他のペリフェラル:
*構成可能の懸垂の/抵抗器の下の52の一般目的入力/出力（GPIO）ピン。GPIOsすべてのサポート新しい、構成可能のオープン下水管のオペレーティング・モード。GPIOのブロックは高速アクセスのためのAHB多層バスを通してアクセスされ、記憶に一般目的のDMAコントローラーによって皮質M3ビット バンディングおよび使用を支えるそのような物をある。
* 6つのピン、換算値200までのkHz、および多数の結果の記録間で多重型になる入力が付いている12ビット アナログ・ディジタル変換器（ADC）。12ビットADCはGPDMAのコントローラーと使用することができる。
* LPC1759/58/56/54熱心な転換のタイマーおよびDMAサポートが付いている、10ビット デジタル アナログ変換器だけ（DAC）で…。
*合計3捕獲の入力および10の4つの一般目的のタイマー/カウンターは、出力を比較する。各タイマー ブロックに外的な計算の入力がある。特定のタイマーのでき事はDMAの要求を発生させるために選ぶことができる。
*三相運動制御のためのサポートとの1つの運動制御PWM。
* 1つの外的な求積法のエンコーダーを監察できる求積法のエンコーダー インターフェイス。
*外的な計算の入力が付いている1つの標準PWM/timerのブロック。
*別の力の範囲および熱心なRTCの発振器が付いている実時間時計（RTC）。RTCのブロックは電池式のバックアップ記録の20バイトを含んでいる。
*ウォッチドッグ タイマー（WDT）。WDTは内部RCの発振器、RTCの発振器、またはAPBの時計から時間を記録することができる。
*外的なクロックの入力の選択を含む腕皮質M3システム カチカチのタイマー。
*反復的タイマー（RIT）を提供するプログラム可能および繰り返すことを時限割り込みを中断しなさい。
*各ペリフェラルはそれ以上の力の節約のための自身の時計のディバイダーを備えている。
■標準的なJTAGテストは/既存の用具との両立性のためのインターフェイスをデバッグする。連続ワイヤーは連続ワイヤー跡の港の選択デバッグし。
■模範化の跡モジュールは指示実行の妨害的でない、高速実時間トレーシングを可能にする。
■統合されたPMU （力管理単位）は自動的に睡眠の間にパワー消費量を、熟睡最小にするために、内部調整装置をパワー、および深いパワー モード調節する。
■4つの減らされた力モード:睡眠、深睡眠、パワー、および深くパワー。
■単一の3.3ボルトの電源（3.6 V）への2.4ボルト。
■敏感な端/レベルとして構成可能1つの外部割込み機構の入力。左舷0のすべてのピンおよび左舷2つは端敏感な割り込み源として使用することができる。
■マスク不能割り込み（NMI）の入力。
■目覚し割り込みコントローラ（WIC）はCPUが自動的に時計が熟睡、パワー、および深いパワー モードで停止する間、起こることができるあらゆる優先割り込みから目覚めるようにする。
■パワー モードの間に作動することできる割り込みによってパワー モードから目覚しプロセッサ（外部割込み機構、RTC割り込み、USBの活動、イーサネット目覚し割り込み（唯一のLPC1758）、缶バス活動、左舷ピン割り込み0/2およびNMI含んでいる）。
■節電は割り込みおよび強制調整のための別の境界と検出する。
■調整（POR）パワー。
■1つのMHzから25のMHzの動作範囲が付いている水晶発振子。
■4 MHz内部RCの発振器は1%にシステム クロックとして任意に使用することができる正確さを整えた。
■PLLは高周波水晶のための必要性なしで最高CPU率までCPU操作を可能にする。5月は主要な発振器、内部RCの発振器、またはRTCの発振器から動く。
■加えられた柔軟性のためのUSB PLL。
■コードは異なったセキュリティ レベルとの保護（CRP）を読んだ。
■独特な装置通し番号身元確認の目的で。
■80ピンLQFPパッケージ（× 12のmmの× 12のmmの1.4 mm）として利用できる。