Microcontroller del BRACCIO LPC1752FBD80 - MARCATURA STANDARD di MCU LPC1752FBD80 LQFP80 * VASSOIO ASCIUTTO

 

Descrizione generale

I LPC1759/58/56/54/52/51 sono BRACCIO Cortex-M3 hanno basato i microcontroller per le applicazioni incluse che caratterizzano un alto livello di integrazione e di basso consumo energetico. Il BRACCIO Cortex-M3 è il centro della prossima generazione che offre i potenziamenti di sistema come migliorato mette a punto le caratteristiche e un di più alto livello di integrazione del blocchetto di sostegno.
I LPC1758/56/57/54/52/51 funzionano alle frequenze del CPU di fino a 100 megahertz. Il LPC1759 funziona alle frequenze del CPU di fino a 120 megahertz. Il CPU del BRACCIO Cortex-M3 incorpora una conduttura di 3 fasi ed usa un'architettura di Harvard con i canali omnibus di dati locali separati e dell'istruzione come pure un terzo bus per le unità periferiche. Il CPU del BRACCIO Cortex-M3 inoltre comprende un'unità interna di prefetch che sostiene la ramificazione speculativa.
Il complemento periferico del LPC1759/58/56/54/52/51 include fino a 512 KB della memoria flash, fino a 64 KB della memoria di dati, il MACKINTOSH di Ethernet, l'interfaccia del dispositivo USB/Host/OTG, il regolatore di DMA per tutti gli usi di 8 canali, 4 UARTs, 2 canali della LATTA, 2 regolatori di SSP, l'interfaccia di SPI, 2 interfacce di I2C-bus, input 2 più 2 l'interfaccia dell'uscita I2S-bus, 6 bit bit ADC dei canali 12, 10 DAC, controllo motorio PWM, interfaccia del codificatore di quadratura, 4 temporizzatori per tutti gli usi, uso generale PWM dell'uscita 6, temporizzatore in tempo reale di potere ultrabasso (RTC) con il rifornimento di batteria separata e fino a 52 perni per tutti gli usi dell'ingresso/uscita.

 

 

Caratteristiche

■Unità di elaborazione del BRACCIO Cortex-M3, corrente alle frequenze di fino a 100 megahertz (LPC1758/56/57/54/52/51) o di fino a 120 megahertz (LPC1759). Un'unità di protezione della memoria (MPU) che sostiene otto regioni è inclusa.
■L'accessorio del BRACCIO Cortex-M3 ha annidato il regolatore di interruzione Vectored (NVIC).
■Memoria di programmazione dell'istantaneo del su chip di KB fino a 512. L'acceleratore migliorato di memoria flash permette all'operazione ad alta velocità di 120 megahertz con gli stati di attesa zero.
■Programmazione del In-sistema (ISP) ed In-applicazione che programma (pressione i.a.) via il software del bootloader del su chip.
■il Su chip SRAM include:
* fino a 32 KB di SRAM sul CPU con il canale omnibus di dati/di codice locale per accesso ad alto rendimento del CPU.
* blocchetti di due/uno 16 SRAM di KB con i percorsi di accesso separati per più alta capacità di lavorazione.
Questi blocchetti di SRAM possono essere utilizzati per la memoria di Ethernet (LPC1758 solo), di USB e di DMA come pure per l'istruzione per tutti gli usi e l'archiviazione di dati del CPU.
■Regolatore di DMA per tutti gli usi di otto canali (GPDMA) sulla matrice a più strati di AHB che può essere usata con lo SSP, I2S-bus, UART, le unità periferiche del convertitore digitale-analogico ed analogico-digitale, segnali della partita del temporizzatore e per i trasferimenti di memoria--memoria.
■L'interconnessione a più strati della matrice di AHB fornisce un bus separato per ogni padrone di AHB.
I padroni di AHB comprendono il CPU, il regolatore di DMA per tutti gli usi, il MACKINTOSH di Ethernet (LPC1758 soltanto) e l'interfaccia di USB. Questa interconnessione fornisce la comunicazione senza i ritardi di arbitrato.
■Il bus spaccato di APB permette l'alta capacità di lavorazione con poche stalle fra il CPU ed il DMA.
■Interfacce seriali:
* sul LPC1758 soltanto, sul MACKINTOSH di Ethernet con l'interfaccia di RMII e sul regolatore di DMA dedicato.
* regolatore del dispositivo/Host/OTG di velocità massima di USB 2.0 con il regolatore di DMA dedicato e su chip PHY per il dispositivo, l'ospite e le funzioni di OTG. I LPC1752/51 includono un regolatore di dispositivo USB soltanto.
* quattro UARTs con la generazione frazionaria di baud rate, il supporto interno di DMA e di FIFO. Un UART ha di controllo del modem supporto ingresso/uscita e RS-485/EIA-485 ed un UART ha supporto di IrDA.
* PUÒ il regolatore 2.0B con (LPC1754/52/51) i canali due (LPC1759/58/56) o uno.
* regolatore di SPI con la comunicazione sincrona, di serie, piena duplex e la lunghezza di dati programmabile.
* due regolatori di SSP con le capacità di multi-protocollo e di FIFO. Le interfacce di SSP possono essere usate con il regolatore di GPDMA.
* due interfacce di I2C-bus che sostengono modo veloce con un tasso di dati di 400 kbit/s con riconoscimento di indirizzo ed il modo di monitor multipli.
* sul LPC1759/58/56 soltanto, interfaccia di I2S (suono di Inter IC) per audio input digitale o uscita, con controllo di tasso frazionario. L'interfaccia di I2S-bus può essere usata con il GPDMA. L'interfaccia di I2S-bus sostiene 3 cavi e 4 dati del cavo per trasmettere e ricevere come pure ingresso/uscita dell'orologio principale.
■Altre unità periferiche:
* 52 perni dell'ingresso/uscita di uso generale (GPIO) con configurabile tirano su/giù le resistenze. Tutto il supporto di GPIOs un nuovo, modo operativo configurabile dello aperto scolo. Il blocchetto di GPIO è raggiunto tramite il bus a più strati di AHB per di facile accesso ed è situato nella memoria tali che sostenga la fascia e l'uso del pezzo Cortex-M3 dal regolatore di DMA per tutti gli usi.
* un convertitore analogico-digitale di 12 bit (ADC) con input che multiplexa fra sei perni, i tassi di conversione fino a 200 chilocicli ed i registri multipli di risultato. 12 il bit ADC può essere usato con il regolatore di GPDMA.
* sul LPC1759/58/56/54 soltanto, sul convertitore digitale-analogico pungente 10 (DAC) con il temporizzatore dedicato di conversione ed il supporto di DMA.
* quattro temporizzatori/contatori per tutti gli usi, con complessivamente input e dieci di tre bloccaggi confrontano le uscite. Ogni blocchetto di temporizzatore ha un input esterno di conteggio. Gli eventi specifici del temporizzatore possono essere selezionati per generare le richieste di DMA.
* un controllo motorio PWM con contributo a controllo motorio trifase.
* interfaccia del codificatore di quadratura che può controllare un codificatore esterno di quadratura.
* un blocchetto di norma PWM/timer con l'input esterno di conteggio.
* temporizzatore in tempo reale (RTC) con un dominio separato di potere e un oscillatore dedicato di RTC. Il blocchetto di RTC comprende 20 byte dei registri di sostegno a pile.
* temporizzatore di cane da guardia (WDT). Il WDT può essere cronometrato dall'oscillatore interno di RC, dall'oscillatore di RTC, o dall'orologio di APB.
* temporizzatore del segno di spunta del sistema del BRACCIO Cortex-M3, compreso un'opzione esterna dell'input di orologio.
* ripetitivo interrompa il temporizzatore (RIT) fornisce programmabile e la ripetizione delle interruzioni cronometrate.
* ogni unità periferica ha suo proprio divisore dell'orologio per ulteriori risparmi di energia.
■La prova standard di JTAG/mette a punto l'interfaccia per la compatibilità con gli strumenti attuali. Il cavo di serie mette a punto ed opzioni di serie di Trace Port del cavo.
■Il modulo della traccia di emulazione permette al tracciato in tempo reale non intrusivo e ad alta velocità dell'esecuzione dell'istruzione.
■L'UGP integrata (unità di gestione di potere) regola automaticamente i regolatori interni per minimizzare il consumo di energia durante il sonno, sonno profondo, spegne ed in profondità spegne i modi.
■Quattro modi riduttori di potere: Il sonno, Profondo-sonno, spegne ed in profondità spegne.
■Singola alimentazione elettrica di 3,3 V (2,4 V a 3,6 V).
■Un input di interruzione esterna configurabile come il bordo/livello sensibili. Tutti i perni su porto 0 e su porto 2 possono essere utilizzati come fonti sensibili di interruzione del bordo.
■Input non-maskable di interruzione (NMI).
■Il regolatore di interruzione di sveglia (WIC) permette che il CPU svegli automaticamente da tutta l'interruzione di priorità che può accadere mentre gli orologi sono bloccati nel sonno profondo, che spegne ed in profondità che spegne i modi.
■L'unità di elaborazione di sveglia da spegne il modo via tutta l'interruzione capace di funzionare durante per spegnere il modo (include le interruzioni esterne, l'interruzione di RTC, l'attività di USB, l'interruzione di sveglia di Ethernet (LPC1758 solo), attività del bus della LATTA, interruzione del perno del porto 0/2 e NMI).
■Il Brownout individua con la soglia separata per l'interruzione e la risistemazione forzata.
■Risistemazione accesa (POR).
■Oscillatore piezoelettrico con un raggio d'azione di 1 megahertz - 25 megahertz.
■4 l'oscillatore interno di megahertz RC ha sistemato a 1% l'accuratezza che può facoltativamente essere usata come orologio di sistema.
■PLL permette l'operazione del CPU fino al tasso massimo del CPU senza l'esigenza di un cristallo ad alta frequenza. Maggio si allontana dall'oscillatore principale, dall'oscillatore interno di RC, o dall'oscillatore di RTC.
■USB PLL per flessibilità aggiunta.
■Il codice ha letto la protezione (CRP) con differenti livelli di sicurezza.
■Numero di serie unico del dispositivo a fini di identificazione.
■Disponibile come 80 pacchetto del perno LQFP (12 millimetri di × 12 millimetri di × 1,4 millimetri).