Microcontrolador do BRAÇO LPC1752FBD80 - MARCAÇÃO PADRÃO de MCU LPC1752FBD80 LQFP80 * BANDEJA SECA

 

Descrição geral

Os LPC1759/58/56/54/52/51 são o BRAÇO Cortex-M3 basearam microcontroladores para as aplicações encaixadas que caracterizam um nível elevado de integração e de consumo da baixa potência. O BRAÇO Cortex-M3 é um núcleo da próxima geração que ofereça realces de sistema tais como aumentado elimine erros de características e de um de mais alto nível da integração do bloco do apoio.
Os LPC1758/56/57/54/52/51 operam-se em frequências do processador central de até 100 megahertz. O LPC1759 opera-se em frequências do processador central de até 120 megahertz. O processador central do BRAÇO Cortex-M3 incorpora um encanamento de 3 fases e usa uma arquitetura de Harvard com os ônibus locais separados da instrução e de dados assim como um terceiro ônibus para periféricos. O processador central do BRAÇO Cortex-M3 igualmente inclui uma unidade interna do prefetch que apoie a ramificação especulativa.
O complemento periférico do LPC1759/58/56/54/52/51 inclui o kB até 512 o kB da memória Flash, até 64 da memória dos dados, a relação do dispositivo do MAC dos ethernet, do USB/Host/OTG, controlador de acesso direto da memória de uso geral de 8 canais, 4 UARTs, 2 canais da LATA, 2 controladores de SSP, relação de SPI, 2 relações de I2C-bus, a entrada 2 mais 2 a relação da saída I2S-bus, 6 o bocado o bocado CAD do canal 12, 10 DAC, o controlo do motor PWM, a relação do codificador da quadratura, 4 temporizadores de uso geral, o uso geral PWM da saída 6, o ultra-baixo pulso de disparo de tempo real do poder (RTC) com alimentação por acumuladores separada, e até 52 pinos de uso geral do I/O.

 

 

Características

■Processador do BRAÇO Cortex-M3, correndo em frequências de até 100 megahertz (LPC1758/56/57/54/52/51) ou de até 120 megahertz (LPC1759). Uma unidade da proteção de memória (MPU) que apoia oito regiões é incluída.
■O acessório do BRAÇO Cortex-M3 aninhou o controlador de interrupção Vectored (NVIC).
■Memória de programação do flash da em-microplaqueta de até 512 kB. O acelerador aumentado da memória Flash permite uma operação de alta velocidade de 120 megahertz com os estados de espera zero.
■Programação do Em-sistema (ISP) e Em-aplicação que programa (IAP) através do software do bootloader da em-microplaqueta.
■a Em-microplaqueta SRAM inclui:
* kB até 32 de SRAM no processador central com o ônibus de código local/dados para o acesso de capacidade elevada do processador central.
* um 16 SRAM do kB blocos dois/com os caminhos de acesso separados para a taxa de transferência mais alta.
Estes blocos de SRAM podem ser usados para a memória dos ethernet (LPC1758 somente), do USB, e do acesso direto da memória, assim como para a instrução do processador central e o armazenamento de dados de uso geral.
■Controlador de acesso direto da memória de uso geral de oito canais (GPDMA) na matriz multilayer de AHB que pode ser usada com o SSP, o I2S-bus, o UART, os periféricos do conversor analógico-numérico e numérico-analógico, sinais do fósforo do temporizador, e para transferências da memória-à-memória.
■A interconexão Multilayer da matriz de AHB fornece um ônibus separado para cada mestre de AHB.
Os mestres de AHB incluem o processador central, o controlador de acesso direto da memória de uso geral, o MAC dos ethernet (LPC1758 somente), e a relação de USB. Esta interconexão fornece uma comunicação sem atrasos do arbítrio.
■O ônibus rachado de APB permite a taxa de transferência alta com poucas tendas entre o processador central e o acesso direto da memória.
■Relações de série:
* no LPC1758 somente, no MAC dos ethernet com relação de RMII e em controlador de acesso direto da memória dedicado.
* controlador do dispositivo da velocidade máxima de USB 2,0/Host/OTG com o controlador de acesso direto da memória dedicado e em-microplaqueta PHY para o dispositivo, o anfitrião, e as funções de OTG. Os LPC1752/51 incluem um controlador de dispositivo de USB somente.
* quatro UARTs com geração fracionária da taxa de transmissão, apoio interno do FIFO, e do acesso direto da memória. Um UART tem do controle do modem o apoio I/O e RS-485/EIA-485, e um UART tem o apoio de IrDA.
* PODE o controlador 2.0B com (LPC1754/52/51) canais dois (LPC1759/58/56) ou um.
* controlador de SPI com síncrono, o de série, o completo - uma comunicação frente e verso e comprimento de dados programável.
* dois controladores de SSP com capacidades do FIFO e do multi-protocolo. As relações de SSP podem ser usadas com o controlador de GPDMA.
* duas relações de I2C-bus que apoiam o modo rápido com uma taxa de dados de 400 kbit/s com reconhecimento do endereço e modo de monitor múltiplos.
* no LPC1759/58/56 somente, relação de I2S (som de Inter-IC) para a entrada audio digital ou saída, com controle de taxa fracionário. A relação de I2S-bus pode ser usada com o GPDMA. A relação de I2S-bus apoia 3 fios e 4 dados do fio para transmitir e para receber assim como entrada/saída do pulso de disparo de mestre.
■Outros periféricos:
* 52 pinos do I/O do uso geral (GPIO) com configurável levantam/abaixo dos resistores. Todo o apoio de GPIOs um modo de funcionamento novo, configurável do aberto-dreno. O bloco de GPIO é alcançado através do ônibus multilayer de AHB para o acesso rápido e ficado situados na memória tais que apoia a borda e o uso do bocado Cortex-M3 pelo controlador de acesso direto da memória de uso geral.
* conversor analógico-numérico de 12 bocados (CAD) com a entrada que multiplexa entre seis pinos, taxas de conversão até 200 quilohertz, e registros múltiplos do resultado. 12 o bocado CAD pode ser usado com o controlador de GPDMA.
* no LPC1759/58/56/54 somente, no conversor numérico-analógico de 10 bocados (DAC) com o temporizador dedicado da conversão e o apoio do acesso direto da memória.
* quatro temporizadores/contadores de uso geral, com um total de três entradas e dez da captação comparam saídas. Cada bloco de temporizador tem uma entrada externo da contagem. Os eventos específicos do temporizador podem ser selecionados para gerar pedidos do acesso direto da memória.
* um controlo do motor PWM com apoio para o controlo do motor trifásico.
* relação do codificador da quadratura que pode monitorar um codificador externo da quadratura.
* um bloco do padrão PWM/timer com entrada externo da contagem.
* pulso de disparo de tempo real (RTC) com um domínio separado do poder e um oscilador dedicado do RTC. O bloco do RTC inclui 20 bytes de registros alternativos a pilhas.
* temporizador de cão de guarda (WDT). O WDT pode ser cronometrado do oscilador interno de RC, do oscilador do RTC, ou do pulso de disparo de APB.
* temporizador do tiquetaque do sistema do BRAÇO Cortex-M3, incluindo uma opção externo da entrada de pulso de disparo.
* repetitivo interrompa o temporizador (RIT) fornece programável e a repetição de interrupções programadas.
* cada periférico tem seu próprio divisor do pulso de disparo para umas economias mais adicionais do poder.
■O teste padrão de JTAG/elimina erros da relação para a compatibilidade com ferramentas existentes. O fio de série elimina erros e opções de série de Trace Port do fio.
■O módulo do traço da emulation permite o traçado não-intrusivo, de alta velocidade do tempo real da execução da instrução.
■A UGP integrada (unidade de gestão do poder) ajusta automaticamente reguladores internos para minimizar o consumo de potência durante o sono, o sono profundo, o poder-para baixo, e modos profundos do poder-para baixo.
■Quatro modos reduzidos do poder: Sono, Profundo-sono, poder-para baixo, e poder-para baixo profundo.
■Única fonte de alimentação de 3,3 V (2,4 V a 3,6 V).
■Uma entrada da interrupção externo configurável como a borda/nível sensíveis. Todos os pinos em 0 portuário e 2 portuários podem ser usados como fontes sensíveis da interrupção da borda.
■Entrada da interrupção Non-maskable (NMI).
■O controlador de interrupção da excitação (WIC) permite que o processador central acorde automaticamente de toda a interrupção de prioridade que puder ocorrer quando os pulsos de disparo forem parados no sono profundo, no poder-para baixo, e em modos profundos do poder-para baixo.
■Processador de alerta do modo do poder-para baixo através de alguma interrupção capaz de operar-se durante o modo do poder-para baixo (inclui interrupções externos, interrupção do RTC, atividade de USB, a interrupção de alerta dos ethernet (LPC1758 único), do ônibus da LATA atividade, a 0/2 de interrupção portuária do pino, e o NMI).
■A baixa de pressão detecta com ponto inicial separado para a interrupção e restauração forçada.
■Poder-Na restauração (POR).
■Oscilador de cristal com uma escala de funcionamento de 1 megahertz a 25 megahertz.
■4 o oscilador interno do megahertz RC aparou a 1% a precisão que pode opcionalmente ser usada como um pulso de disparo de sistema.
■PLL permite a operação do processador central até a taxa máxima do processador central sem a necessidade para um cristal de alta frequência. maio seja corrido do oscilador principal, do oscilador interno de RC, ou do oscilador do RTC.
■USB PLL para a flexibilidade adicionada.
■O código leu a proteção (CRP) com níveis de segurança diferentes.
■Número de série original do dispositivo para fins de identificação.
■Disponível como 80 o pacote do pino LQFP (12 milímetros de × 12 milímetros de × 1,4 milímetros).