XPC823EVR66B2 microprocessori - MPU MPC8XX 256BGA del MPU PB-FREE 823E 66MHZ IC

                                                                  Scheda XPC823EVR66B2

Dettagli del prodotto

Panoramica

Il quadrato MPC860 ha integrato il regolatore di comunicazioni (PowerQUICC™) è un microprocessore integrato un-chip versatile e una combinazione periferica progettati per varie applicazioni del regolatore. Eccelle specialmente in entrambi i comunicazioni e sistemi della rete. L'unità di PowerQUICC si riferisce a come il MPC860 in questo manuale.

Caratteristiche

La seguente lista riassume le caratteristiche chiave MPC860:
• Unico edizione inclusa, il centro di 32 bit MPC8xx (che implementa l'architettura di PowerPC) con trentadue registri per tutti gli usi di 32 bit (GPRs)
— Il centro esegue la previsione di ramo con il prefetch condizionale, senza esecuzione condizionale
— 4 - o cache e 4 di dati 8-Kbyte - o cache di istruzione 16-Kbyte (vedi la tabella 1)
– i nascondigli dell'istruzione 16-Kbyte sono a quattro vie, insieme-associativo con 256 insiemi;
i nascondigli dell'istruzione 4-Kbyte sono bidirezionali, insieme-associativo con 128 insiemi.
– i cache di dati 8-Kbyte sono bidirezionali, insieme-associativo con 256 insiemi; i cache di dati 4-Kbyte sono bidirezionali, insieme-associativo con 128 insiemi.
– La coerenza del cache per sia i cache di dati che dell'istruzione è mantenuta su 128 blocchetti del cache del bit (4-word).
– I nascondigli fisicamente sono indirizzati, implementano un meno algoritmo (LRU) recentemente utilizzato della sostituzione e sono chiudibili a chiave su una base del blocchetto del nascondiglio.
— I cache di dati e dell'istruzione sono sostituzione bidirezionale, insieme-associativa, fisicamente indirizzata, LRU e granularità online chiudibile a chiave.
— MMUs con 32 la voce TLB, l'istruzione completamente associativa ed i dati TLBs
— Lle dimensioni di pagina multiple di sostegno di MMUs di 4, 16 e 512 kbyte e di 8 MBYTE; 16 spazii per l'indirizzo virtuale e 16 gruppi di protezione
— L'su chip emulazione avanzata mette a punto il modo
• Fino al canale omnibus di dati di 32 bit (incollatura dinamica del bus per 8, 16 e 32 bit)
• 32 linee di indirizzo
• Funziona a fino a 80 megahertz
• Regolatore di memoria (otto banche)
— Contiene il regolatore completo della memoria RAM dinamica (DRAM)
— Ogni banca può essere un chip scelto o RASto sostiene una banca di DRAM
— Fino a 15 stati di attesa programmabili per banco di memoria
— Interfaccia di Glueless al DRAM, a SIMMS, a SRAM, al EPROM, al EPROM istantaneo e ad altri dispositivi di memoria.
— Regolatore di DRAM programmabile sostenere la maggior parte delle interfacce di memoria di velocità e di dimensione
— Quattro CASlines, quattro WElines, un OEline
— Disponibile chip-scelto dello stivale alla risistemazione (opzioni per 8, 16-, o la memoria di 32 bit)
— Dimensioni blocco variabili (kbyte 32 a 256 MBYTE)
— Selezionabile scriva la protezione
— logica di arbitraggio del bus del Su chip
• Temporizzatori per tutti gli usi
— Quattro temporizzatori di 16 bit o due temporizzatori di 32 bit
— Il modo del portone può permettere a/disattivare il conteggio
— L'interruzione può essere mascherata sul bloccaggio della partita e di evento di riferimento
• Unità di integrazione di sistema (SIU)
— Monitor del bus
— Cane da guardia del software
— Temporizzatore periodico di interruzione (POZZO)
— Modo a bassa potenza di arresto
— Sintetizzatore dell'orologio
— Tre registri paralleli dell'ingresso/uscita con capacità dello aperto scolo
• Quattro generatori baud ordini (BRGs)
— Indipendente (può essere collegato a tutto lo SCC o SMC)
— Permetta i cambiamenti durante il funzionamento
— Opzione di sostegno di Autobaud
• Quattro regolatori di comunicazioni di serie (SCCs)
— Ethernet/IEEE 802,3 facoltativo su SCC1-4, operazione completa sostenente 10-Mbps (disponibile soltanto sui dispositivi specialmente programmati).
— HDLC/SDLC (tutti i canali hanno sostenuto a 2 Mbps)
— Bus di HDLC (mezzi una rete locale HDLC basata (lan))
— HDLC asincrono per sostenere PPA (Point-to-Point Protocol)
— Appletalk
— Ricevitore trasmettitore asincrono universale (UART)
— UART sincrono
— Infrarosso di serie (IrDA)
— Comunicazione binario-sincrono (BISINCRONO)
— Completamente trasparente (sequenze di bit)
— Completamente trasparente (struttura basata con il controllo a ridondanza ciclica facoltativo (CRC))
• Due SMCs (canali di serie della gestione)
— UART
— Trasparente
— Regolatore generale dell'interfaccia del circuito (GCI)
— Può essere collegato ai canali multiplexati a divisione di tempo (TDM)
• Uno SPI (interfaccia periferica di serie)
— Sostiene i modi dello schiavo e del padrone
— Operazione del multimaster di sostegni sullo stesso bus
• Un porto di I2C (circuito inter integrato)
— Sostiene i modi dello schiavo e del padrone
— Multiplo-Master supporto dell'ambiente
• Assigner della fascia oraria (TSA)
— Permette che SCCs e SMCs funzionino nell'operazione multiplexata e/o non multiplexata
— T1 di sostegni, CEPT, strada principale del PCM, tasso di base del ISDN, tasso primario del ISDN, definito dall'utente
— 1 risoluzione di 8 bit o -
— Permette l'indipendente trasmettono e ricevono il percorso, sincronizzazione della struttura, cronometrante
— Permette i cambiamenti dinamici
— Può internamente essere collegato a sei canali di serie (quattro SCCs e due SMCs)
• Porta di interfaccia parallela (SEME)
— Supporto dell'interfaccia centronics
— Sostiene il collegamento veloce fra i porti compatibili sul MPC860 o il MC68360
• Interfaccia di PCMCIA
— Master (incavo) interfaccia, rilascio 2,1 compiacente
— Sostiene due incavi indipendenti di PCMCIA
— Otto memorie o le finestre dell'ingresso/uscita hanno sostenuto
• Supporto di potere basso
— In pieno su tutte unità completamente alimentate
— unità funzionali del Fare un pisolino-centro disabili, eccetto il decrementer basso di tempo, PLL, il regolatore di memoria, il RTC ed il CPM nel appoggio a bassa potenza
— Sonno-tutte unità hanno disattivato, eccetto il RTC ed il POZZO, PLL attivo per veloce sveglia
— In profondità sonno-tutte unità disabili compreso PLL, eccetto il RTC ed il POZZO
— Spenga il modo che tutte le unità hanno spento, eccetto PLL, il RTC, il POZZO, la base di tempo ed il decrementer
• Metta a punto l'interfaccia
— Otto comparatori: quattro funzionano sull'indirizzo di istruzione, due azionano sopra l'indirizzo di dati e due per funzionare sui dati
— Stati di sostegni: =≠<>
— Ogni watchpoint può generare un punto di rottura internamente
• 3,3 operazione di V con compatibilità di 5-V TTL eccetto EXTAL e EXTCLK
• pacchetto di matrice di griglia della palla di 357 perni (BGA)

Specifiche

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