XPC823EVR66B2 microprocesseurs - MPU MPC8XX 256BGA du MPU PB-FREE 823E 66MHZ IC

                                                                  Fiche technique XPC823EVR66B2

Détails de produit

Aperçu

Le quadruple MPC860 a intégré le contrôleur de transmissions (PowerQUICC™) est un microprocesseur intégré parpuce souple et une combinaison périphérique conçus pour un grand choix d'applications de contrôleur. Il excelle en particulier dans les deux communications et systèmes de mise en réseau. L'unité de PowerQUICC désigné sous le nom du MPC860 en ce manuel.

Caractéristiques

La liste suivante récapitule les caractéristiques MPC860 principales :
• Simple-question incluse, noyau à 32 bits de MPC8xx (mettant en application l'architecture de PowerPC) avec trente-deux registres polyvalents à 32 bits (GPRs)
— Le noyau exécute la prévision de branche avec le prefetch conditionnel, sans exécution conditionnelle
— 4 - ou cachettes et 4 des données 8-Kbyte - ou cachette de l'instruction 16-Kbyte (voir le tableau 1)
– les cachettes de l'instruction 16-Kbyte sont à quatre voies, ensemble-associatif avec 256 ensembles ;
les cachettes de l'instruction 4-Kbyte sont bi-directionnelles, ensemble-associatif avec 128 ensembles.
– les cachettes des données 8-Kbyte sont bi-directionnelles, ensemble-associatif avec 256 ensembles ; les cachettes des données 4-Kbyte sont bi-directionnelles, ensemble-associatif avec 128 ensembles.
– La cohérence de cachette pour des cachettes d'instruction et de données est maintenue sur 128 blocs de cachette du bit (4-word).
– Des cachettes sont physiquement adressées, mettent en application un moins algorithme (LRU) utilisé récemment de remplacement, et sont verrouillables sur une base de bloc de cachette.
— Les cachettes d'instruction et de données sont remplacement bi-directionnel, ensemble-associatif, physiquement adressé, LRU, et granularité en ligne verrouillable.
— MMUs avec 32 l'entrée TLB, l'instruction entièrement associative, et les données TLBs
— Tailles de la page multiples de soutien de MMUs de 4, 16, et 512 K bytes, et de 8 Moctets ; 16 espaces d'adressage virtuels et 16 groupes de protection
— La sur-puce-émulation avancée corrigent le mode
• Jusqu'à bus de données à 32 bits (classement par taille dynamique d'autobus pour 8, 16, et 32 bits)
• 32 lignes d'adresse
• Fonctionne à jusqu'à 80 mégahertz
• Contrôleur de mémoire (huit banques)
— Contient le contrôleur complet de RAM dynamique (DRACHME)
— Chaque banque peut être une puce choisie ou RASto soutiennent une banque de DRACHME
— Jusqu'à 15 états d'attente programmables par banque de mémoire
— Interface de Glueless à la DRACHME, au SIMMS, au SRAM, à l'EPROM, à l'EPROM instantanée, et à d'autres blocs de mémoires.
— Contrôleur de DRACHME programmable pour soutenir la plupart des interfaces de mémoire de taille et de vitesse
— Quatre CASlines, quatre WElines, un OEline
— Disponible puce-choisi de botte à la remise (options pour 8, 16-, ou à 32 bits mémoires)
— Longueurs de bloc variables (K byte 32 à 256 Moctet)
— Sélectionnable écrivez la protection
— logique d'arbitrage d'autobus de Sur-puce
• Minuteries polyvalentes
— Quatre minuteries de 16 bits ou deux minuteries à 32 bits
— Le mode de porte peut activer/le compte
— L'interruption peut être masquée sur la capture de match et d'événement de référence
• Unité d'intégration de système (SIU)
— Moniteur d'autobus
— Chien de garde de logiciel
— Minuterie périodique d'interruption (PUITS)
— Mode de basse puissance d'arrêt
— Synthétiseur d'horloge
— Trois inscriptions parallèles d'entrée-sortie à la capacité d'ouvert-drain
• Quatre générateurs taux du baud (BRGs)
— Indépendant (peut être relié à n'importe quel SCC ou SMC)
— Permettez les changements lors du fonctionnement
— Option de soutien d'Autobaud
• Quatre contrôleurs de transmissions périodiques (SCCs)
— Ethernet/IEEE 802,3 facultatif sur SCC1-4, pleine opération 10-Mbps de soutien (disponible seulement sur les dispositifs particulièrement programmés).
— HDLC/SDLC (tous les canaux ont soutenu à 2 Mbps)
— Autobus de HDLC (instruments un LAN basé sur HDLC (LAN))
— HDLC asynchrone pour soutenir la PPA (Point-to-Point Protocol)
— Appletalk
— Récepteur -émetteur asynchrone universel (UART)
— UART synchrone
— Infrarouge périodique (IrDA)
— Transmission binaire synchrone (BSC)
— Totalement transparent (trains bit)
— Totalement transparent (cadre basé avec contrôle par redondance cyclique facultatif (centre de détection et de contrôle))
• Deux SMCs (canaux périodiques de gestion)
— UART
— Transparent
— Contrôleur général de l'interface de circuit (GCI)
— Peut être relié aux canaux (TDM) multiplexés temporels
• Un SPI (interface périphérique périodique)
— Soutient le maître et les modes slaves
— Opération de multimaster de soutiens sur le même autobus
• Un port d'I2C (circuit inter-intégré)
— Soutient le maître et les modes slaves
— appui d'environnement de Multiple-maître
• Assigner de tranche de temps (TSA)
— Permet à SCCs et à SMCs de courir dans l'opération multiplexée et/ou non-multiplexée
— T1 de soutiens, CEPT, route de PCM, taux de base du RNIS, taux primaire du RNIS, défini par l'utilisateur
— 1 - ou résolution à 8 bits
— Permet l'indépendant transmettent et reçoivent le cheminement, synchronisation de cadre, synchronisant
— Permet les changements dynamiques
— Peut être intérieurement relié à six canaux périodiques (quatre SCCs et deux SMCs)
• Port d'interface parallèle (PIP)
— Appui d'interface Centronics
— Soutient la connexion rapide entre les ports compatibles sur le MPC860 ou le MC68360
• Interface de PCMCIA
— Interface de maître (prise), version 2,1 conforme
— Soutient deux prises indépendantes de PCMCIA
— Huit mémoires ou les fenêtres d'entrée-sortie ont soutenu
• Appui de puissance faible
— Complètement sur-toutes unités entièrement actionnées
— unités fonctionnelles de Somnoler-noyau handicapées, excepté le decrementer bas de temps, le PLL, le contrôleur de mémoire, le RTC, et le CPM en état d'alerte de basse puissance
— Sommeil-toutes unités ont désactivé, excepté le RTC et le PUITS, PLL actif pour rapide se réveillent
— Profondément sommeil-toutes unités handicapées comprenant PLL, excepté le RTC et le PUITS
— De mise hors tension mode toutes les unités mises hors tension, excepté PLL, RTC, PUITS, base de temps, et decrementer
• Corrigez l'interface
— Huit comparateurs : quatre fonctionnent sur l'adresse d'instruction, deux opèrent l'adresse de données, et deux pour fonctionner sur des données
— États de soutiens : =≠<>
— Chaque watchpoint peut produire d'un point de rupture intérieurement
• 3,3 opération de V avec la compatibilité de 5-V TTL excepté EXTAL et EXTCLK
• paquet de la rangée de grille de boule de 357 bornes (BGA)

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