XC5VLX30T-1FF665C FPGA - вентильная матрица XC5VLX30T-1FF665C поля Programmable

                                                    Схема данных XC5VLX30T-1FF665C

Детали продукта

ПРОЦЕССОР ЦИФРОВОГО СИГНАЛА 24-BIT

Motorola DSP56307, член семьи DSP56300 programmable процессоров цифрового сигнала (DSPs), поддерживает беспроводные применения инфраструктуры с общей фильтруя деятельностью. Увеличенные на-обломоком процессы сопроцессора фильтра (EFCOP) фильтруют алгоритмы в порядке представление и эффективность DSP деятельности, таким образом увеличивать ядра общее. Как другие члены семьи, DSP56307 использует двигатель высокопроизводительного, одно-час-цикл-в-инструкции (код-совместимый с семьей ядра DSP56000 Motorolas популярной), сдвигатель бочонка, 24 бита адресуя, тайник инструкции, и сразу регулятор доступа к памяти, как в диаграмме 1. DSP56307 предлагает представление на 100 миллионов инструкциях (MIPS) в секунду используя внутренние часы 100 MHz с ядром 2,5 вольт и независимой силой вход-выхода 3,3 вольт.

ОСОБЕННОСТИ

Высокопроизводительное ядр DSP56300
●100 миллионов инструкции в секунду (MIPS) с часами 100 MHz на I/O 2,5 v ядре и 3,3 v
●Обжектный код совместимый с ядром DSP56000
●Сильно параллельный набор инструкций
●Блок логики арифметики данных (ALU)
- Полностью прокладыванный трубопровод 24 x 24 множител-аккумулятора параллели бита
- параллельный сдвигатель бочонка 56-bit (быстрые перенос и нормированность; поколение и разбирать сдержанного потока)
- Условные инструкции ALU
- 24-bit или шестнадцатиразрядная арифметическая поддержка под управлением программного обеспечения
●Блок управления программы (PCU)
- Поддержка кода положения независимая (ИЗОБРАЖЕНИЯ)
- Способы адресации оптимизированные для применений DSP (включая немедленные смещения)
- регулятор тайника инструкции На-обломока
- стог оборудования На-обломока памят-расширяемый
- Гнездил оборудование для того чтобы СДЕЛАТЬ петли
- Быстрые прерывания автоматическ-возвращения
●Сразу доступ к памяти (DMA)
- 6 каналов DMA поддерживая внутренний и внешний доступ
- Одна, 2, и трехмерных передачи (включая круговая буферизация)
- прерывания Конц--блок-передачи
- Вызывать от линий прерывания и всех peripherals
●Участк-запертая петля (PLL)
- Позволяет изменению фактора границы низкой мощности (DF) без потери замка
- Часы выхода с уклоняют исключение
●Поддержка отладки оборудования
- Модуль эмулирования На-обломока (раз )
- Совместный порт доступа теста инициативной группы теста (JTAG) (КРАН)
- Режим трассировки адреса отражает внутренний доступ RAM программы на внешнем порте

Спецификации

Форма, пакет, функциональный совместимый компонент
Описания

I/O 665FCBGA IC FPGA 360