XC5VLX30T-1FF665C FPGA - gate array programmabile XC5VLX30T-1FF665C del campo

                                                    Scheda di XC5VLX30T-1FF665C

Dettagli del prodotto

PROCESSORE DI SEGNALE DIGITALE DI 24 BIT

Motorola DSP56307, un membro della famiglia DSP56300 dei processori di segnale digitale programmabili (DSPs), sostiene le applicazioni senza fili dell'infrastruttura con le operazioni di filtrazione generali. I processi del coprocessore migliorati su chip del filtrante (EFCOP) filtrano gli algoritmi in parallelo con la prestazione globale ed efficienza di DSP dell'operazione, così aumentare del centro. Come gli altri membri della famiglia, il DSP56307 utilizza un motore dell'unico orologio ciclo per istruzione e ad alto rendimento (codice-compatibile con la famiglia popolare del centro DSP56000 di Motorolas), un dispositivo spostatore del barilotto, 24 bit indirizzanti, un nascondiglio dell'istruzione e un regolatore di Direct Memory Access, come in figura 1. Il DSP56307 offre la prestazione alle 100 milione istruzioni (MIPS) al secondo facendo uso di un orologio interno da 100 megahertz con il centro di 2,5 volt e un potere indipendente dell'ingresso/uscita da 3,3 volt.

CARATTERISTICHE

Il centro ad alto rendimento DSP56300
●100 milione istruzioni al secondo (MIPS) con un orologio da 100 megahertz al centro di 2,5 V e ad un ingresso/uscita di 3,3 V
●Codice oggetto compatibile con il centro DSP56000
●Insieme delle istruzioni altamente parallelo
●Unità di logica aritmetica di dati (ALLUMINIO)
- 24 x 24 moltiplicatore-accumulatori completamente canalizzato di parallelo pungente
- dispositivo spostatore parallelo del barilotto di 56 bit (spostamento e normalizzazione veloci; generazione della sequenza di bit ed analizzare)
- Istruzioni condizionali di ALLUMINIO
- 24 bit o supporto di aritmetica di 16 bit sotto controllo del software
●Unità di controllo di programma (PCU)
- Supporto indipendente di codice di posizione (IMMAGINE)
- Modi di indirizzamento ottimizzati per le applicazioni di DSP (contrappesi immediati compresi)
- regolatore del nascondiglio di istruzione del Su chip
- pila di hardware memoria-estensibile del Su chip
- Ha annidato l'hardware PER FARE i cicli
- Interruzioni veloci di automatico-ritorno
●Direct Memory Access (DMA)
- Sei canali di DMA che sostengono gli accessi interni ed esterni
- Un, due e trasferimenti tridimensionali (bufferizzazione circolare compresa)
- interruzioni di Fine-de-blocco-trasferimento
- Avviando dalle linee di interruzione e da tutte le unità periferiche
●Ciclo con aggancio di fase (PLL)
- Permette il cambiamento del fattore di disaccordo di potere basso (DF) senza perdita di serratura
- Orologio dell'uscita con l'eliminazione obliqua
●Supporto di ricerca degli errori dell'hardware
- Modulo di emulazione del Su chip (una volta )
- Porto di accesso unito della prova del gruppo di azione della prova (JTAG) (RUBINETTO)
- Il modo di traccia di indirizzo riflette il programma interno RAM accede a al porto esterno

Specifiche

Forma, pacchetto, componente compatibile funzionale
Descrizioni

INGRESSO/USCITA 665FCBGA DI IC FPGA 360