XC2C128-6VQG100C CPLD - dispositifs logiques programmables complexes XC2C128-6VQG100C

                                                    Fiche technique de XC2C128-6VQG100C

Détails de produit

L'information générale de dispositif

Les dérivés de XC226x sont les membres performants de la famille d'Infineon XC2000 des microcontrôleurs d'un seul morceau complets de CMOS. Ces dispositifs prolongent la fonctionnalité et la représentation de la famille C166 en termes d'instructions (unité de MAC), périphériques, et vitesse. Ils combinent la représentation élevée d'unité centrale de traitement (jusqu'à 66 millions d'instructions par seconde) avec la fonctionnalité périphérique élevée et les E/S-capacités augmentées. Des périphériques optimisés peuvent être adaptés aux conditions d'application d'une manière flexible. Ces dérivés fournissent également la génération d'horloge par l'intermédiaire de PLL et de sources internes ou extérieures d'horloge, et les divers modules de mémoire de sur-puce tels que l'éclair de programme, le programme RAM, et les données RAM.

Résumé des caractéristiques

Pour un panorama rapide ou une référence, les propriétés de XC226x sont énumérées ici d'une manière condensée.
• Unité centrale de traitement de 16 bits de haute performance avec la canalisation 5-Stage
– durée de cycle d'instruction de 15 NS à l'horloge d'unité centrale de traitement de 66 mégahertz (exécution de Simple-cycle)
– addition 1-Cycle et soustraction à 32 bits avec le résultat mordu par 40
– multiplication 1-Cycle (16 bit de × 16)
– 1-Cycle Multiplier-et-accumulent les instructions (MAC)
– Division de fond (bit 32/16) dans 21 cycles
– Équipements booléens augmentés de modification de configuration binaire
– Exécution de saut de Zéro-cycle
– Instructions supplémentaires de soutenir HLL et systèmes d'exploitation
– Conception basée sur les registres avec les banques de registre variables multiples
– Appui rapide de transfert du contexte d'une transaction avec deux banques de registre locales supplémentaires
– Espace d'adressage linéaire total de 16 Moctets pour le code et les données
– Région de registre de fonction spéciale de Sur-puce de 1024 octets (famille C166 compatible)
• système d'interruption 16-Priority-Level avec jusqu'à 87 sources, entrées externes sélectionnables
pour la génération d'interruption et se réveiller, bas taux de l'échantillon à 15 NS
• Équipements motivés par l'interruption de transfert des données de Simple-cycle de 8-canal par l'intermédiaire de
Le contrôleur d'événement périphérique (PEC), les indicateurs 24-Bit couvrent l'espace d'adressage total
• Génération d'horloge des sources internes ou extérieures d'horloge,
par l'intermédiaire de la sur-puce PLL ou par l'intermédiaire de Prescaler
• Modules de mémoire de Sur-puce
– 1 Sur-puce RAM de réserve (SBRAM) de K byte
– Sur-puce RAM à double accès (DPRAM) de 2 K bytes
– 16 données SRAM (DSRAM) de Sur-puce de K bytes
– Programme de Sur-puce de jusqu'à 64 K bytes/données SRAM (PSRAM)
– Mémoire de programme de Sur-puce de jusqu'à 768 K bytes (mémoire instantanée)
• Modules périphériques de Sur-puce
– Deux convertisseurs de Synchronizable A/D avec un total de 16 canaux, résolution mordue par 10,
Temps de conversion vers le bas à 1,2 µs, prétraitement facultatif de données (réduction de données,
Contrôle de gamme)
– la capture 16-Channel d'usage universel/comparent l'unité (CAPCOM2)
– Jusqu'à quatre captures/comparent des unités pour la génération de signaux flexible de PWM (CCU6x)
– Unité d'usage universel multifonctionnelle de minuterie avec 5 minuteries
– Six canaux d'interface série à employer comme UART, LIN, synchrone ultra-rapide
La Manche (SPI/QSPI), IIC interface de bus (Kbits/s de adressage et 400 de 10-bit), interface d'IIS
– Interface de MultiCAN de Sur-puce (Rev. 2.0B actif) avec jusqu'à 128 objets de message
(Plein CAN/Basic PEUT) sur jusqu'à 5 noeuds de BOÎTE et fonctionnalités de passage
– Horloge temps réel de Sur-puce
• Espace d'adressage externe de jusqu'à 12 Moctets pour le code et les données
– Caractéristiques externes programmables d'autobus pour différentes plages d'adresses
– L'adresse/données externes multiplexées ou démultiplexées bus
– Largeur sélectionnable de bus d'adresses
– largeur de 16 bits ou à 8 bits de bus de données
– Quatre signaux Puce-choisis programmables
• Alimentation d'énergie simple de 3,0 V à 5,5 V
• Modes de réduction de puissance avec la gestion flexible de puissance
• Horloge de surveillance et chien de garde programmables d'oscillateur
• Jusqu'à 75 lignes d'usage universel d'entrée-sortie
• Chargeur-amorce de Sur-puce
• Soutenu par une gamme étendue d'instruments de développement comme des compilateurs C,
Paquets de macroassembleur, émulateurs, comités d'évaluation, HLL-débogueurs, simulateurs,
Démonteurs d'analyseur de logique, conseils de programmation
• La Sur-puce corrigent l'appui par l'intermédiaire de l'interface de JTAG
• 100-Pin paquet du vert LQFP, lancement de 0,5 millimètres (19,7 mil)

Caractéristiques

Forme, paquet, composant compatible fonctionnel
Descriptions

IC CPLD 128MC 5.7NS 100VQFP